EPD time delay in etching of stack down WSix gate in DPS+ poly chamber

Ko, Yong Deuk; Chun, Hui-Gon

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저자정보: Ko, Yong Deuk (Applied Materials Korea) Chun, Hui-Gon (School of Materials Science and Engineering, ReMM, University of Ulsan)

저널정보: 한국반도체디스플레이기술학회 한국반도체및디스플레이장비학회 학술대회 한국반도체및디스플레이장비학회 2002년도 추계학술대회 발표 논문집

발행연도: 2002.1

수록면: 130 - 136 (7page)

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Device makers want to make higher density chips as devices shrink, especially WSix poly stack down is one of the key issues. However, EPD (End Point Detection) time delay was happened in DPS+ poly chamber which is a barrier to achieve device shrink because EPD time delay killed test pattern and next generation device. To investigate the EPD time delay, a test was done with patterned wafers. This experimental was carried out combined with OES(Optical Emission Spectroscopy) and SEM (Scanning Electron Microscopy). OES was used to find corrected wavelength in WSix stack down gate etching. SEM was used to confirm WSix gate profile and gate oxide damage. Through the experiment, a new wavelength (252nm) line of plasma is selected for DPS+ chamber to call correct EPD in WSix stack down gate etching for current device and next generation device.

#EPD #end point detection) #EPD time delay #WSix poly gate #DPS+ poly chamber

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Ko, Yong Deuk

소속기관 Applied Materials Korea

주요연구분야 공학 > 전기전자공학 > 전기공학

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Chun, Hui-Gon

소속기관 School of Materials Science and Engineering, ReMM, University of Ulsan

주요연구분야 공학 > 전기전자공학 > 전기공학

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