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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.3
- 수록면
- 168 - 173 (6page)
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본 논문에서는 일반적인 ESD 보호소자인 LVTSCR의 구조적 변경을 통해 향상된 전기적 특성을 달성한 새로운 구조의 ESD 보호소자를 제안한다. 또한 요구되는 전압 Application에 따른 ESD Design Window에 최적화된 설계를 위하여 N-Stack 기술을 적용한다. 기존의 LVTSCR 구조에 추가로 삽입된 N-Well 영역은 Anode와 전기적으로 연결함으로써 추가적인 ESD 방전경로를 제공하고 이는 온-저항 및 온도 특성을 향상시킨다. 또한 짧은 Trigger 경로는 기존의 LVTSCR보다 더 낮은 Trigger Voltage 가지므로 우수한 Snapback 특성을 지닌다. 그리고 제안된 ESD 보호소자의 전기적 특성을 검증하기 위해 Synopsys 사의 T-CAD Simulator을 이용하였다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
References
참고문헌 (6)
참고문헌 신청
C. Y. Lin / 2016 / Low-leakage and low-trigger-voltage SCR device for ESD protection in 28nm high-k metal gate CMOS process / IEEE Electron Device Lett 37(11):1387~1390
Z. Wang / 2014 / Optimized pMOS-triggered bidirectional SCR for low-voltage ESD protection applications / IEEE Trans. Electron Device 61(7):2588~2594
Y. C. Huang / 2013 / A latchup-immune and robust SCR device for ESD protection in 0.25-um 5-V CMOS Process / IEEE Electron Device Lett 34(5):674~676
A. Chatterjee / 1991 / A low-voltage triggering SCR for on-chip ESD protection at ouput and input pads / IEEE Electron Device Lett 12:21~22
V. A. Vashchenko / 2004 / High holding voltage cascoded LVTSCR structures for 5.5-V tolerant ESD protection clamps / IEEE Transactions on Device and Materials Reliability 4(2):273~280
Z. Wang / 2014 / Optimized pMOS-triggered bidirectional SCR for low-voltage ESD protection applications / IEEE Trans. Electron Device 61(7):2588~2594
Y. C. Huang / 2013 / A latchup-immune and robust SCR device for ESD protection in 0.25-um 5-V CMOS Process / IEEE Electron Device Lett 34(5):674~676
A. Chatterjee / 1991 / A low-voltage triggering SCR for on-chip ESD protection at ouput and input pads / IEEE Electron Device Lett 12:21~22
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