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논문 기본 정보
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- 발행연도
- 2022.6
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- 514 - 517 (4page)
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We present a study on a synaptic pass-transistor (SPT) based on a geometrical optimization rule (GOR) for a low power operation. When a load resistance of the SPT is only increased for a low power consumption, a synaptic characteristics (e.g. synaptic dynamic ratio) is difficult to be maintained. To overcome this, the GOR is proposed, where the channel geometrical ratio and scaling factor of the load resistance are required to be increased equally. To verify the proposed rule, we perform a device simulation with a semiconductor simulator. From simulation results based on the GOR, it is found that the power consumption is decreased while maintaining a wide synaptic dynamic ratio. However, a noise-power-spectral-density is also found to be increased as a trade-off relation, which can affect the performance of an analog accelerator (AA) based on a SPT-array. To check this, we also perform a crossbar simulation, showing the performance of the AA.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험결과 및 토의
Ⅳ. 결론 및 향후 연구 방향
참고문헌
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