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논문 기본 정보

자료유형
학술저널
저자정보
김유정 (충북대학교 전자공학부) 이승은 (충북대학교) 이광선 (충북대학교) 박준영 (충북대학교)
저널정보
한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제35권 제5호
발행연도
2022.9
수록면
452 - 458 (7page)

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The electro-thermal erasing (ETE) configuration utilizes Joule heating intentionally generated at word-line (WL). The elevated temperature by heat physically removes stored electrons permanently within a very short time. Though the ETE configuration is a promising next generation NAND flash memory candidate, a consideration of power efficiency and erasing speed with respect to device structure and its scaling has not yet been demonstrated. In this context, based on 3-dimensional (3-D) thermal simulations, this paper discusses the impact of device structure and scaling on ETE efficiency. The results are used to produce guidelines for ETEs that will have lower power consumption and faster speed.
#Electro-thermal erasing #FinFET #Flash memory #Gate-all-around (GAA) #Reliability

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