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자료유형
학술저널
저자정보
조성훈 (광주과학기술원) 이병근 (광주과학기술원)
저널정보
한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.4 No.1
발행연도
2018.1
수록면
32 - 39 (8page)

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Low-power consumption and medium resolution analog-to-digital converters (ADCs) operate at several tens of MS/s. These are crucial factors for portable wireless communication applications. In this paper, SAR-assisted cyclic ADC features the low-power merit of successive approximation (SAR) ADC and small chip area of cyclic ADC. It improves an intrinsic limitation of ADCs conversion speed. The power consumption of the operational amplifier for cyclic ADC is reduced dramatically by using a new simple gain-error calibration technique. The MSB 4-b is converted by cyclic ADC and it only needs 2 cycles by multiplying digital to analog converter (MDAC) operation. Residue voltage generated at the end of the 2nd cycle conversion of cyclic ADC is converted by 6-b SAR operation.
#SAR #Cyclic #Gain-error calibration

목차

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참고문헌 (11)

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Huang, Yen-Chuan / 2004 / A 0.02-mm2 9-Bit 50-MS/s Cyclic ADC in 90-nm Digital CMOS Technology / IEEE journal of solid-state circuits 45:610~619 google schola Chi-Chang Lu / 2011 / A 1.5V 10-bit 5 MS/s CMOS algorithmic ADC / Image and Signal Processing 4:2146~2149 google schola Ho-Young Lee / 2012 / A 31.3 fJ/conversion-step 70.4 dB SNDR 30MS/s 1.2 V two-step pipelined ADC in 0.13μm CMOS / Solid-State Circuits Conference Digest of Technical Papers (ISSCC) :474~476 google schola Chun C. Lee / 2011 / A SAR-assisted two-stage pipeline ADC / IEEE journal of solid-state circuits 46:859~869 google schola Li, Jipeng / 2004 / A 1.8-V 67-mW 10-bit 100-MS/s pipelined ADC using time-shifted CDS technique / IEEE journal of solid-state circuits 39:1468~1476 google schola

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