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저자정보
최찬영 (인하대학교) 최수름 (인하대학교) 서영교 (인하대학교)
저널정보
한국정보기술학회 Proceedings of KIIT Conference 한국정보기술학회 2023년도 하계종합학술대회 및 대학생논문경진대회
발행연도
2023.6
수록면
960 - 963 (4page)

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Spiking Neural Network(SNN)은 Deep Neural Network(DNN)와 달리 에너지 효율측면에서 탁월해 현재 활발히 관련 연구가 진행중이다. 여기서 SNN을 Processing In Memory(PIM) 아키텍쳐로 설계하면 기존 폰노인만 구조의 SNN 아키텍쳐에 비해 컴퓨팅 블록과 메모리간의 데이터 전송과정에서 발생하는 높은 전력 등의 문제를 해결하고 SNN의 이점을 극한으로 이룰 수 있다. 이처럼 PIM 기반으로 SNN을 설계를 할 때 높은 유지성으로 인해 MRAM 소자의 기용이 각광받고 있다. 특히 MRAM 소자 중에서 SOT-MRAM은 STT-MRAM에 비해 읽기와 쓰기 경로의 분리와 Heavy Metal을 활용한 Switching Operation을 통해 읽기 및 쓰기 동작에서 발생하는 파워와 딜레이를 모두 줄일 수 있다. 따라서 본 논문에서는 1개의 SOT-MRAM 디바이스와 3개의 NMOS transistor로 1 bit synapse cell을 구성했고, 이 셀을 기반으로 256×256의 SOT-MRAM Array를 설계했다. 특히 이 회로는 row-wise access와 column-wise access 동작으로 SNN에서 사용되는 inferencing과 learning을 지원한다. 이와 같은 동작을 효율적으로 구현하기 위해 SOT-MRAM Array를 4개의 bank로 나누어 스파이킹 신경망 가속기 회로를 구성했다. 이때 각 bank에 reference cell을 추가해 data cell과 reference cell의 비교를 통해 row-wise access와 column-wise access 방법을 고안했으며, 이를 구현하기 위해 Peri circuit으로 Equalizer, Sense amplifier, driver를 설계했다. 그 결과 본 논문에서 설계한 MRAM 기반 스파이킹 신경망 가속기 회로는 총면적이 0.0404mm2였고, 각 row-wise access/column-wise access 과정에 대해 30ns cycle time 동안 0.678mW/0.7618mW를 소비했다.
#shape recovery #focus measure #artificial intelligence #big data

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 1bit synapse cell 설계
Ⅲ. MRAM 기반 스파이킹 신경망 가속기 설계
Ⅳ. 결론
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