Design and Investigation of the 22 nm FinFET Based Dynamic Latched Comparator for Low Power Applications

K. Sarangam; Aruru Sai Kumar; B. Naresh Kumar Reddy

doi:https://doi.org/10.1007/s42341-023-00503-2

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저자정보: K. Sarangam (National Institute of Technology) Aruru Sai Kumar (VNR Vignana Jyothi Institute of Engineering and Technology) B. Naresh Kumar Reddy (National Institute of Technology)

저널정보: 한국전기전자재료학회 Transactions on Electrical and Electronic Materials Transactions on Electrical and Electronic Materials Vol.25 No.2

발행연도: 2024.4

수록면: 218 - 231 (14page)

DOI: https://doi.org/10.1007/s42341-023-00503-2

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A low-power, high-speed two-stage dynamic latch comparator suitable for high-resolution analog-to-digital converters (ADCs) is described and implemented in this work using 22 nm FinFET technology. The purpose of this research is to apply the FinFET device in low-power, high-speed analogue and mixed-signal circuits. Today, in the sub-50 nm realm, FinFETs outperform planar MOSFETs in terms of performance. In addition to a high voltage gain, other benefi ts include better channel control, reduced short-channel eff ects, low leakage current at the output, and a low output conductance. The suggested dynamic latched comparator makes use of both CMOS and FinFET technology components. By studying the device properties, the analogue performance metrics of FinFET are compared to bulk CMOS. Most dynamic comparators are able to function at fast speeds for input referred noise levels that are suffi ciently high. This is because high-resolution ADCs do not benefi t from the pre-amplifi er's limited gain. This shortcoming is addressed by way of a pre-amplifi er based on a cascode structure. The proposed comparator architectures improve the pre- amplifi er diff erential gain and minimize input referred noise. In addition, a tranconductance enhanced latch stage is used. Using 0.8 V as a supply voltage and 1 GHz clock frequency, the suggested comparator has a delay as low as 50.42 ps, input referred noise of 190 μv and an input off set voltage of 5.2 mV with a power consumption of 7.67 μW and with a low power delay product (PDP) of 0.382 fJ. The FinFET based dynamic latch comparator has 20.6%, of delay and 12.5% power dissipation improvement than bulk CMOS based dynamic latch comparator and also better PDP than conventional double tail pre-amplifi er based dynamic comparators. The proposed circuit's active area is 5.93 μm × 2.85 μm.

#Dynamic latched comparator #Cascode #FinFET #CMOS #Low power #PDP #FOM #Analog to digital converters (ADCs)

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