Built-In 방식을 이용한 순서논리 회로의 Testable Design ( Testable Design of Sequential circuit using Built-In Test Technique )

정준모 ,  한석붕 ,  이재민 외 1명

대한전자공학회 학술대회

1985 .01

측정이 쉬운 순서 논리회로의 설계에 관한 연구 ( A Study on the Design for the Easily Testable Sequential Circuits )

김연숙 ,  김용득

대한전자공학회 학술대회

1983 .01

Testable Design

홍성제

CAD기술특강

1991 .01

테스트 용이한 논리회로 합성 시스템 개발

이영호

대한전자공학회 학술대회

1996 .07

테스트 용이한 논리회로 합성 시스템 개발 ( Development of a synthesis system for testable circuits )

이영호

대한전자공학회 토론회

1996 .01

부가회로가 간단한 PLA의 Testable Design ( An Easily Testable Design of PLA`s with Simple Additional Circuits )

김은성 ,  임인칠

대한전자공학회 학술대회

1984 .01

다중고장 검출이 가능하고 부가회로가 적은 Testable PLA 의 설계 ( A Testable PLA`s Design for Multiple Faults with Low Overhead )

이재민 ,  김은성 ,  임인칠

대한전자공학회 학술대회

1985 .01

Testable DRAM Design

강성호

대한전자공학회 학술대회

1997 .01

VLSI Testing and Testable Design

임인칠

CAD기술특강

1989 .01

100 % 결함 검출 가능한 회로의 합성 ( Synthesis of 100 % Testable Circuits )

이귀상

대한전자공학회 학술대회

1992 .01

고장검출이 용이한 Built-in Test 방식의 설계 ( Testable Design on the Built In Test Method )

노승용 ,  임인칠

전자공학회논문지

1987 .05

Digital Logic Testing - Structured Design-for-Test Methodologies for More Testable Digital Logic Circuits

박은세

대한전자공학회 기타 간행물

1992 .01

논리계통의 회로측정방식 연구 ( Testability measurement for the digital systems )

김용득

대한전자공학회 학술대회

1980 .01

A Fully Testable PLA Design with Minimum Hardware

Kai Cheng Wei ,  Bin Da Liu

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1994 .01

Built-In Test 방식을 이용한 Programmable Logic Array의 Testable Design ( Programmable Logic Array Testable Design Using Built-In Test Technique )

김동욱 ,  한석붕 ,  임인칠

대한전자공학회 학술대회

1984 .01

MTA 코드를 이용한 Testable CAM의 설계 ( Design of Testable CAM Using MTA Code )

정장원 ,  윤성식 ,  고학림 외 2명

대한전자공학회 학술대회

1996 .07

MTA 코드를 적용한 Testable CAM 설계에 관한 연구 ( A Study on the Design of Testable CAM using MTA Code )

정장원 ,  박노경 ,  문대철

전자공학회논문지-C

1998 .06

Delay Testing의 용이성을 고려한 Sequential PLA의 Testable Design ( Testable Design of Sequential PLA ` s Including Delay Testing )

이종철 ,  임인칠

대한전자공학회 학술대회

1984 .01

고장검출이 용이한 논리회로 설계에 관한 연구

김호경 ,  임인칠

대한전자공학회 학술대회

1981 .01

고착 결함과 경로 지연시간 결함에 대해 테스트 용이한 논리 회로 합성 시스템의 설계 ( Design of a Testable Logic Synthesis System for Stuck-at and Path-delay Faults )

허훈 ,  양치환 ,  황선영

대한전자공학회 학술대회

1995 .01