32 x 32 비트 고속 병렬 곱셈기 구조 ( An Architecture for 32 x 32 bit high speed parallel multiplier )

김영민 ,  조진호

전자공학회논문지-B

1994 .10

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

32 비트 정수형 고속 병렬 곱셈기 구조 ( A structure for High Speed 32-bit Parallel Integer Multiplier )

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

32 비트 정수형 고속 병렬 곱셈기 구조

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

고속 4 : 2 컴프레서를 사용한 16 x 16 비트 병렬곱셈기 구조 ( A 16 x 16 bit Parallel Multiplier Architecture using High Speed 4 : 2 Compressor )

진용선 ,  정정화

한국통신학회논문지

2000 .06

저복잡도 디지트병렬/비트직렬 다항식기저 곱셈기

조용석

한국통신학회논문지

2010 .04

신경 회로망 개념을 이용한 32-bit 부동소수점 곱셈기 설계

이상진 ,  정호선

한국통신학회 학술대회논문집

1989 .11

다항식기저를 이용한 GF(2^m) 상의 디지트병렬/비트직렬 곱셈기

조용석

한국통신학회논문지

2008 .11

유한체 상에서 고속 연산을 위한 직렬 곱셈기의 병렬화 구조

조용석

정보보호학회논문지

2007 .02

개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

유한체 상에서의 효과적인 직렬 곱셈기의 설계

권순학 ,  류희수

한국통신학회논문지

2002 .11

A POWER MINIMIZATION TECHNIQUE IN A 54 x 54 BIT MULTIPLIER

Min Kyu Song ,  Kunihi ,  o Asada

ICVC : International Conference on VLSI and CAD

1995 .01

RSA 암호화 프로세서에 최적화한 32비트 곱셈기 설계

문상국

한국정보통신학회논문지

2009 .01

기약인 all-one 다항식에 의해 정의된 GF(2^m)에서의 효율적인 비트-병렬 곱셈기

장구영 ,  박선미 ,  홍도원

전자공학회논문지-TC

2006 .07

계층적인 구조를 갖는 고속 병렬 곱셈기 ( A High Speed Parallel Multiplier with Hierarchical Architecture )

진용선 ,  정정화

전자공학회논문지-IE

2000 .09

삼항 다항식을 이용한 효율적인 비트-병렬 구조의 곱셈기

정석원 ,  이선옥 ,  김창한

정보보호학회논문지

2003 .10