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Booth 인코더 출력을 이용한 저오차 고정길이 modified Booth 곱셈기 설계
한국통신학회논문지
2004 .02
저전력 설계를 위한 절단된 Booth 곱셈기 구조 ( A Truncated Booth Multiplier Architecture for Low Power Design )
전자공학회논문지-SD
2000 .09
저전력 바이패싱 Booth 곱셈기 설계
한국산업정보학회논문지
2013 .10
Lower Power Booth Multiplier
대한전자공학회 학술대회
1998 .01
파이프라인 기법을 이용한 고성능 modified Booth 곱셈기 설계
대한전자공학회 학술대회
2009 .11
수정된 Booth 알고리즘을 이용한 고속 직병렬 곱셈기의 설계
전기학회논문지
1996 .08
Modified Booth 곱셈기를 위한 고성능 파이프라인 구조
전자공학회논문지-SD
2009 .12
32X32 Booth Multiplier Capable of the Parallel Computations of 32 , 16 , 8 Bit Multimedia Data
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
1998 .01
전류모드 CMOS 다치 논리회로를 이용한 32×32-Bit Modified Booth 곱셈기 설계
전자공학회논문지-SD
2003 .12
오차범위 분석을 통한 고정길이 modified Booth 곱셈기의 최대오차 감소
전자공학회논문지-SD
2005 .10
Ubiquitous-Booth 설계 연구
한국정보통신설비학회 학술대회
2007 .01
A Low-Power Booth Multiplier Using Data Partitioning
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2003 .07
인접블록의 움직임벡터를 이용한 고속 움직임추정 방식
한국통신학회논문지
2005 .12
저전력 회로를 이용한 12 bit 병렬곱셈기
전기학회논문지
1998 .12
입력 데이터 분할을 이용한 저전력 부스 곱셈기 설계
한국통신학회논문지
2005 .11
저전압 / 고속 8-bit 곱셈기의 설계
대한전자공학회 학술대회
1995 .12
저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )
대한전자공학회 학술대회
1995 .11
저전력 디지털 신호처리 응용을 위한 작은 오차를 갖는 절사형 Booth 승산기 설계
한국정보통신학회논문지
2002 .04
신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )
대한전자공학회 학술대회
1989 .07
Modular Multipliers Based on a Modified Booth Recoding Method with Signed-Digit Number Representation
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2003 .07
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