유한 필드 GF(2^m)상에서의 MSB 우선 디지트시리얼 곱셈기 설계

김창훈; 한상덕; 홍춘표

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자료유형: 학술저널

저자정보: 김창훈 한상덕 홍춘표

저널정보: 한국통신학회 한국통신학회논문지 한국통신학회논문지 제27권 6C호

발행연도: 2002.6

수록면: 625 - 631 (7page)

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이 논문의 연구 히스토리 (6)

2008

GF(2^m)상의 LSD 우선 곱셈을 위한 새로운 시스톨릭 어레이

김창훈 , 남인길 한국통신학회논문지 2008.04 학술저널

2006

가우시안 정규기저를 이용한 GF(2^m)상의 워드-레벨 곱셈기

김창훈 , 권윤기 , 김태호 외 2명 한국통신학회논문지 2006.11 학술저널

2005

Gaussian Normal Basis를 이용한 GF(2^m)상의 워드-레벨 곱셈기

김창훈 , 권순학 , 권윤기 외 1명 한국통신학회 학술대회논문집 2005.11 학술대회자료

가우시안 정규기저를 이용한 GF(2^m)상의 새로운 산술 연산기

김창훈 , 권순학 , 권윤기 외 1명 한국통신학회 학술대회논문집 2005.11 학술대회자료

2002

유한 필드 GF(2^m)상에서의 MSB 우선 디지트시리얼 곱셈기 설계

김창훈 , 한상덕 , 홍춘표 한국통신학회논문지 2002.06 학술저널

2001

유한 필드 GF(2^m)상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

김창훈 , 한상덕 , 홍춘표 외 1명 한국통신학회 학술대회논문집 2001.07 학술대회자료

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본 논문에서는 유한 필드 GF(2^m)상에서 모듈러 곱셈 A⒳B⒳ mod G⒳를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2^m)상에서 MSB 우선 곱셈알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후FPGA 로 구현한다.구현된 곱셈기는 디지트의 크기를 Ｌ로 설정했을 경우 연속적인 입력데이터에 대해 [ m/L ] 클럭 사이클 비율로 곱셈의 결과를 출력한다.본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다.또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m 과L에 대해 높은 확장성을 가진다.

This paper presents a MSB-first digit-serial systolic array for computing modular multiplication of A(x)B(x) mod G(x) in finite fields GF(2^m). From the MSB-first multiplication algorithm in GF(2^m), we obtain a new data dependence graph and design an efficient digit-serial systolic multiplier. For circuit synthesis, we obtain VHDL code for multiplier. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has much more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of unidirectional data flow and regularity, it shows good extension characteristics with respect to m and L.
This paper presents a MSB-first digit-serial systolic array for computing modular multiplication of A(x)B(x) mod G(x) in finite fields GF(2^m). From the MSB-first multiplication algorithm in GF(2^m), we obtain a new data dependence graph and design an efficient digit-serial systolic multiplier. For circuit synthesis, we obtain VHDL code for multiplier. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has much more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of unidirectional data flow and regularity, it shows good extension characteristics with respect to m and L.
This paper presents a MSB-first digit-serial systolic array for computing modular multiplication of A(x)B(x) mod G(x) in finite fields GF(2^m). From the MSB-first multiplication algorithm in GF(2^m), we obtain a new data dependence graph and design an efficient digit-serial systolic multiplier. For circuit synthesis, we obtain VHDL code for multiplier. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has much more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of unidirectional data flow and regularity, it shows good extension characteristics with respect to m and L.
This paper presents a MSB-first digit-serial systolic array for computing modular multiplication of A(x)B(x) mod G(x) in finite fields GF(2^m). From the MSB-first multiplication algorithm in GF(2^m), we obtain a new data dependence graph and design an efficient digit-serial systolic multiplier. For circuit synthesis, we obtain VHDL code for multiplier. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has much more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of unidirectional data flow and regularity, it shows good extension characteristics with respect to m and L.
This paper presents a MSB-first digit-serial systolic array for computing modular multiplication of A(x)B(x) mod G(x) in finite fields GF(2^m). From the MSB-first multiplication algorithm in GF(2^m), we obtain a new data dependence graph and design an efficient digit-serial systolic multiplier. For circuit synthesis, we obtain VHDL code for multiplier. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has much more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of unidirectional data flow and regularity, it shows good extension characteristics with respect to m and L.

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