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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제43권 제1호
발행연도
2006.1
수록면
37 - 45 (8page)

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본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 기존 연구

Ⅲ. IEEE 1149.1을 이용한 연결선 지연 고장 테스트

Ⅳ. IEEE 1149.1 대 IEEE P1500 인터페이스

Ⅴ. IEEE P1500 코아간 연결선 지연 고장 테스트

Ⅵ. 기존 연구와의 비교 및 평가

Ⅶ. 결론

참고문헌

저자소개

참고문헌 (12)

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[학술지(정기간행물)] - / Jun.2001 / IEEE Standard Test Access Port and Boundary Scan Architecture google schola [학술지(정기간행물)] - F. DaSilva / sept.2003. / Overview of the IEEE P1500 Standard : 988 ~ 997 google schola [학술지(정기간행물)] - K. Lofstrom / 1996. / Early Capture for Boundary Scan Timing Measurements : 417 ~ 422 google schola [학술지(정기간행물)] - J. Shin / 1999. / At-Speed Boundary Scan Interconnect Testing in a Board with Multiple System Clocks : 473 ~ 477 google schola [학술지(정기간행물)] - Y. Wu / sept.1999. / Interconnect Delay Fault Testing with IEEE 1149.1 : 449 ~ 457 google schola

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