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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.6
- 수록면
- 1 - 7 (7page)
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이 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용 하고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 회로 기법을 적용함으로써 대기 전력 소모를 추가적으로 줄일 수 있도록 하였다. 제안된 디지털 PLL의 동작 및 저전력 특성은 MOSIS 1.8V 0.35㎛ CMOS 공정 조건에서 MyCAD를 이용한 설계 및 모의실험을 통해 검증하였으며, 20% 정도의 전력 소모 감소 효과를 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 저전력 ADPLL의 설계
Ⅲ. 로직 구현 및 모의실험
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (7)
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1. [학술지(정기간행물)] - 오근창 / 2008 / 2.4GHz ISM 대역 응용을 위한저전력 CMOS Fractional-N 주파수합성기 설계 / 전자공학회논문지 - SD 45 (6) : 60 ~ 67
2. [학술대회논문] - 김용우 / 2008 / 디지털 PLL을 위한 높은 해상도를 갖는 시간- 디지털 변환기의 연구 / 대한전자공학회 2008년 하계종합학술대회 : 587 ~ 588
3. [학술지(정기간행물)] - 안태원 / 2006 / IEEE 802.11a/b/g 무선 랜을 위한 고속 AFC 기법의 CMOS LC VCO의 설계 / 전자공학회논문지 - SD 43 (9) : 17 ~ 22
4. [학술대회논문] - A. Tomar / 2007 / Design of 1.1 GHz Highly Linear Digitally-Controlled Ring Oscillator with Wide Tuning Range / RFIT2007 -IEEE International Workshop on Radio-Frequency Integration Technology : 82 ~ 85
5. [기타자료] - T. Sakurai / 2003 / Perspectives on Power-Aware Electronics / Technical Digest of International Solid- State Circuit Conference : 26 ~ 29
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3. [학술지(정기간행물)] - 안태원 / 2006 / IEEE 802.11a/b/g 무선 랜을 위한 고속 AFC 기법의 CMOS LC VCO의 설계 / 전자공학회논문지 - SD 43 (9) : 17 ~ 22
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