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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.10 No.2
- 발행연도
- 2010.6
- 수록면
- 134 - 142 (9page)
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A comparative study on the trade-off between the drive current and the total gate capacitance in double-gate (DG) and triple-gate (TG) FinFETs is performed by using 3-D device simulation. As the first result, we found that the optimum ratio of the hardmask oxide thickness (T<SUB>mask</SUB>) to the sidewall oxide thickness (T<SUB>ox</SUB>) is T<SUB>mask</SUB>/T<SUB>ox</SUB>=10/2 ㎚ for the minimum logic delay (τ) while T<SUB>mask</SUB>T<SUB>ox</SUB>=5/1~2 ㎚ for the maximum intrinsic gate capacitance coupling ratio (ICR) with the fixed channel length (L<SUB>G</SUB>) and the fin width (W<SUB>fin</SUB>) under the short channel effect criterion. It means that the TG FinFET is not under the optimal condition in terms of the circuit performance. Second, under optimized T<SUB>mask</SUB>T<SUB>ox</SUB>, the propagation delay (τ) decreases with the increasing fin height H<SUB>fin</SUB>. It means that the FinFET-based logic circuit operation goes into the drive current-dominant regime rather than the input gate load capacitance-dominant regime as H<SUB>fin</SUB> increases. In the end, the sensitivity of △τ/△H<SUB>fin</SUB> or △I<SUB>ON</SUB>'/△H<SUB>fin</SUB> decreases as L<SUB>G</SUB>/W<SUB>fin</SUB> is scaled-down. However, W<SUB>fin</SUB> should be carefully designed especially in circuits that are strongly influenced by the selfcapacitance or a physical layout because the scaling of W<SUB>fin</SUB> is followed by the increase of the selfcapacitance portion in the total load capacitance.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. FUNDAMENTAL SIMULATION FRAMEWORK
Ⅲ. SIMULATION RESULTS AND DISCUSSION
Ⅳ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
참고문헌 (15)
참고문헌 신청
1. [학술지(정기간행물)] - L. Chang / 2003 / Extremely scaled silicon nano-CMOS devices / Proc. IEEE 91 (11) : 1860 ~ 1873
2. [학술대회논문] - H. Kawasaki / 2009 / Challenges and Solutions of FinFET Integration in an SRAM Cell and a Logic Circuit for 22 nm node and beyond / Tech. Dig. IEDM : 289 ~ 292
3. [학술지(정기간행물)] - M. Tang / 2009 / Explicit Compact Model for Ultranarrow Body FinFETs / IEEE Trans. Electron Devices 56 (7) : 1543 ~ 1547
4. [학술지(정기간행물)] - C. R. Manoj / 2008 / Device Design and Optimization Considerations for Bulk FinFETs / IEEE Trans. Electron Devices 55 (2) : 609 ~ 615
5. [학술지(정기간행물)] - S.-Y. Kim / 2005 / Hot Carrier-Induced Degradation in Bulk FinFETs / IEEE Electron Device Lett 26 (8) : 556 ~ 558
2. [학술대회논문] - H. Kawasaki / 2009 / Challenges and Solutions of FinFET Integration in an SRAM Cell and a Logic Circuit for 22 nm node and beyond / Tech. Dig. IEDM : 289 ~ 292
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