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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2008
- 발행연도
- 2008.6
- 수록면
- 29 - 32 (4page)
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In this paper, a CMOS analog-to-digital converter (ADC) for Ultra Wide Band (UWB) applications with a 6-bit 1GSPS at 1.8V is described. The architecture of the proposed ADC is based on a fully folded ADC using resistive interpolation technique for low power consumption. To reduce the power consumption, a folder reduction technique to decrease the number of folding blocks (NFB) is proposed. Further, a novel layout technique is introduced for compact area. With the clock speed of 1㎓, the ADC achieves an effective resolution bandwidth (ERBW) of 200㎒, while consuming only 60㎽ of power. The measured INL and DNL are within ±0.7LSB, ±0.5LSB, respectively. The measured SNDR is 33.64㏈, when fin=100㎒ at Fs=1㎓. The active chip occupies an area of 0.27㎟ in 0.18㎛ CMOS technology.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. ARCHITECTURE
Ⅲ. CIRCUIT DESIGN
Ⅳ. EXPERIMENTAL RESULTS
Ⅴ. CONCLUSION
ACKNOWLEDGEMENT
REFERENCES
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