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저자정보
Si-Seng Wong (University of Macau) Yan Zhu (University of Macau) Chi-Hang Chan (University of Macau) U-Fat Chio (University of Macau) Sai-Weng Sin (University of Macau) Seng-Pan U (University of Macau) R. P. Martins (University of Macau)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2009 Conference
발행연도
2009.11
수록면
333 - 336 (4page)

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A calibration technique is proposed to apply for split capacitor array of successive approximation register (SAR) ADC. This technique calibrates the parasitic effects of the split capacitor array by two-step ratio approaching technique, and achieves medium-to-high resolution. The calibration technique is designed and simulated under a 10-bit 100MS/s SAR ADC structure, with 15% to 25% of top plate parasitic capacitance. The simulation results show that the proposed technique can improve the THD from -41 dB to -59 dB at Nyquist input frequency for the worst case. The DNL/INL is improved from 5.02/5.6 LSB to 0.25/0.38 LSB, respectively.

목차

Abstract
I. INTRODUCTION
II. CAPACITOR ARRAY
III. IMPLEMENTATION METHOD
IV. SIMULATION RESULTS
V. CONCLUSION
ACKNOWLEDGMENT
REFERENCES

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