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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 333 - 336 (4page)
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A calibration technique is proposed to apply for split capacitor array of successive approximation register (SAR) ADC. This technique calibrates the parasitic effects of the split capacitor array by two-step ratio approaching technique, and achieves medium-to-high resolution. The calibration technique is designed and simulated under a 10-bit 100MS/s SAR ADC structure, with 15% to 25% of top plate parasitic capacitance. The simulation results show that the proposed technique can improve the THD from -41 dB to -59 dB at Nyquist input frequency for the worst case. The DNL/INL is improved from 5.02/5.6 LSB to 0.25/0.38 LSB, respectively.
목차
Abstract
I. INTRODUCTION
II. CAPACITOR ARRAY
III. IMPLEMENTATION METHOD
IV. SIMULATION RESULTS
V. CONCLUSION
ACKNOWLEDGMENT
REFERENCES
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