임베디드 RISC 코어의 성능 및 전력 개선

정홍균; 류광기

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자료유형: 학술저널

저자정보: 정홍균 (한밭대학교) 류광기 (한밭대학교)

저널정보: 한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제14권 제2호

발행연도: 2010.2

수록면: 453 - 461 (9page)

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본 논문에서는 임베디드 RISC 코어의 성능 및 전력 소모 개선을 위해 동적 분기예측 구조, 4원 집합연관 캐쉬 구조, ODC 연산을 이용한 클록 게이팅 기법을 제시한다. 동적 분기 예측 구조는 분기 명령에 대해 다음에 실행될 명령에 대한 예측 주소를 저장하는 BTB (Branch Target Buffer)를 사용한다. 4원 집합연관 캐쉬는 네 개의 메모리 블록을 한 개의 캐쉬 블록에 사상되는 구조로서 직접사상 캐쉬에 비해 접근 실패율이 낮고 라인 교체 방식으로 Pseudo-LRU 방식을 채택하여 LRU 정보를 저장하는 비트 수를 감소시킨다. ODC를 이용한 클록게이팅 기법은 논리합성 개념인 무관조건의 입출력 ODC 조건을 찾아 클록 게이팅 로직을 삽입함으로써 동적 소비전력을 줄인다. 제시한 구조들을 임베디드 RISC 코어인 OpenRISC 코어에 적용하여 성능을 측정한 결과, 기존 OpenRISC 코어 대비 실행시간이 약 29% 향상 되었고, Chartered 0.18㎛ 라이브러리를 이용하여 동적 전력을 측정한 결과, 기존 OpenRISC 코어 대비 소비전력이 16% 이상 감소하였다.

#OpenRISC #집합연관 캐쉬 #분기예측 기법 #클록 게이팅 #ODC연산 #BTB Set-associative Cache #Branch Prediction Algorithm #Clock gating #ODC operation

참고문헌 (9)

참고문헌 신청

1. [학술대회논문] - Hongkyun Jung / 2007 / The Design of Cache Architecture in 32-bit RISC for the Performance Improvement / ITC-CSCC 2007 : 308 ~ 309

2. [학술대회논문] - 김형준 / 2008 / OpenRISC 프로세서의 저전력 설계와 성능 개선 / 제4회 국방정보 및 제어기술학술대회 : 79 ~ 81

3. [학술지(정기간행물)] - Pietro Babighian / 2005 / A Scalable Algorithm for RTL Insertion of Gated Clocks Based on ODCs Computation / IEEE Trans. Computer Aided Design of Integrated Circuits and System 24 (1) : 29 ~ 42

4. [기타자료] - Damjan Lampret / 2001 / OpenRISC1200 IP Core Specification Revision 0.7

5. [단행본] - Damjan Lampret / 2003 / OpenRISC1000 Architecture Manual

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