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한국정보전자통신기술학회 한국정보전자통신기술학회 논문지 한국정보전자통신기술학회 논문지 제3권 제3호
발행연도
2010.9
수록면
3 - 7 (5page)

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SoC와 같은 고밀도 반도체 메모리의 신호선 사이의 간격이 급속히 좁아짐에 따라 고장 발생률 또한 증가하여 이를 위한 효과적인 테스트 기법이 요구되고 있다. 본 논문에서는 테스트의 복잡도와 시간을 줄일 수 있도록 임베디드 DRAM의 내부에 내장할수 있는 SRAM의 구조를 제안한다. 제안하는 테스트 구조를 사용하면 메모리 테스트를 싱글 포트 메모리에 대한 테스트로 처리하므로써 높은 테스트 복잡도 없이 듀얼 포트 메모리의 읽고 쓰는 동작을 동시에 수행하는 것이 가능하므로 테스트 시간을 단축시킬 수 있다.

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