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본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register) A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 0.18μm CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 450×650 μ㎡와 136μ이고 120fJ/step의 FoM을 갖는다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제안하는 플래시-SAR A/D 변환기 구조
Ⅲ. 모의 실험 결과 및 고찰
Ⅳ. 결론
References
참고문헌 (9)
참고문헌 신청
1. [학술지(정기간행물)] - S. I. Hong / 2013 / A power management system for appliances over the sensor network / J. KICS 2013 (11) : 52 ~ 53
2. [학술지(정기간행물)] - K.-J. Kim / 2013 / A study of CMOS power amplifier with the novel multi-loop transformer / J. KICS 2013 (11) : 17 ~ 18
3. [학술지(정기간행물)] - J. Um / 2013 / A digital-domain calibration of split-capacitor DAC for a differential SAR ADC without additional analog circuits / IEEE Trans. Circuit and Syst. I 60 (11) : 2845 ~ 2856
4. [학술대회논문] - Y. Chen / 2009 / Split capacitor DAC mismatch calibration in successive approximation ADC / IEEE CICC : 279 ~ 282
5. [학술지(정기간행물)] - 시대 / 2013 / Design of a 6-bit 500MS/s CMOS A/D Converter with Comparator-Based Input Voltage Range Detection Circuit / 한국통신학회논문지 38 (4) : 303 ~ 309
2. [학술지(정기간행물)] - K.-J. Kim / 2013 / A study of CMOS power amplifier with the novel multi-loop transformer / J. KICS 2013 (11) : 17 ~ 18
3. [학술지(정기간행물)] - J. Um / 2013 / A digital-domain calibration of split-capacitor DAC for a differential SAR ADC without additional analog circuits / IEEE Trans. Circuit and Syst. I 60 (11) : 2845 ~ 2856
4. [학술대회논문] - Y. Chen / 2009 / Split capacitor DAC mismatch calibration in successive approximation ADC / IEEE CICC : 279 ~ 282
5. [학술지(정기간행물)] - 시대 / 2013 / Design of a 6-bit 500MS/s CMOS A/D Converter with Comparator-Based Input Voltage Range Detection Circuit / 한국통신학회논문지 38 (4) : 303 ~ 309
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