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논문 기본 정보

자료유형
학술저널
저자정보
서범규 (건국대학교) 김진태 (건국대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제55권 제6호(통권 제487호)
발행연도
2018.6
수록면
20 - 26 (7page)
DOI
10.5573/ieie.2018.55.6.20

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이 논문의 연구 히스토리 (2)

2018

인공신경망 연산에 최적화 된 Switched Capacitor 구조의 저전력 8-bit 합성곱 연산기
서범규 ,  김진태 전자공학회논문지 2018.06 학술저널
인공신경망 연산에 최적화 된 Switched Capacitor 구조의 저전력 8-bit 합성곱 연산기
서범규 전자·정보통신공학과 2018.01 학위논문

초록· 키워드

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본 논문에서는 기존의 디지털 방식이 아닌 아날로그 도메인에서 합성곱 연산을 수행하며 저해상도, 저전력, 고효율의 특성을 갖는 신경망 연산기에 대한 연구를 소개한다. 제안하는 연산기는 적분기(integrator) 구조의 곱셈 디지털-아날로그 변환기(multiplying DAC, MDAC)와 축차비교 아날로그-디지털 변환기(Successive-Approximation ADC, SAR ADC)로 구성되어 있다. 동작할 때 곱셈연산을 하는 동시에 덧셈연산이 이루어지며, opamp 출력단에 전하 형태로 적분하여 덧셈연산을 하므로 디지털 연산에 비해 메모리 접근 빈도가 낮은 장점을 갖고 있다. 65㎚ CMOS공정을 이용하여 MDAC과 ADC로 구성된 디지털-입력, 디지털-출력 연산기를 설계하였고, 트랜지스터-레벨 시뮬레이션 결과 33.3㎒의 속도로 30.11㎼의 전력을 소모하였고, 이는 2.21TOPS/W의 연산효율과 같아 기존의 디지털 방식의 합성곱 연산기보다 개선된 전력 효율을 나타내었다.
#Switched-Capacitor #Convolutional Neural Network #Deep Learning

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 연산기 전체 구조
Ⅲ. 시뮬레이션 및 결과
Ⅳ. 결론
REFERENCE

참고문헌 (16)

참고문헌 신청
O. Russakovsky, et al., “ImageNet Large Scale Visual Recognition Challenge”, International Journal of Computer Vision, Vol. 115, Issue 3, pp. 211-252, December 2015. A. Krizhevsky, I. Sutskever, and G. Hinton, “Imagenet classification with deep convolutional neural networks”, In Advances in Neural Information Processing Systems 25, pp. 1106?1114, 2012. C. Szegedy, W. Liu, Y. Jia, P. Sermanet, S. Reed, D. Anguelov, D. Erhan, V. Vanhoucke, and A. Rabinovich, “Going deeper with convolutions”, CVPR, 2015. K. He, X. Zhang, S. Ren, and J. Sun, “Deep residual learning for image recognition,” arXiv preprint arXiv: 1512.03385, 2015. Y.H Chen and J.S Emer, “Eyeriss: An Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks”, IEEE Journal of Solid-State Circuits, VOL. 52, pp. 127-138, January 2017.

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