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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 한국전기전자재료학회 Transactions on Electrical and Electronic Materials Transactions on Electrical and Electronic Materials 제10권 제2호
- 발행연도
- 2009.1
- 수록면
- 44 - 48 (5page)
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A simulation study of a 10-bit two-stage DAC was done by using a conventional current switch cell. The DAC adopts the segmented architecture in order to reduce the circuit complexity and the die area. The 10-bit CMOS DAC was designed in 2 blocks, a unary cell matrix for 6 MSBs and a binary weighted array for 4 LSBs, for fabrication in a 0.35-μm CMOS process. To cancel the accumulation of errors in each current cell, a symmetrical switching sequence is applied in the unary cell matrix for 6 MSBs. To ensure high-speed operation, a decoding circuit with one stage latch and a cascode current source were developed. Simulations show that the maximum power consumption of the 10-bit DAC is 74 mW with a sampling frequency of 100 MHz .
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D. Seo / 2007 / / IEEE J. Solid-State Circuits 42 : 486 ~
J. Deveugele / 2006 / / IEEE J. Solid-State Circuits 41 : 320 ~
K. Nguyen / 2008 / / IEEE J. Solid-State Circuits 43 : 2592 ~
M.-J. Choe / 2005 / / IEEE J. Solid-State Circuits 40 : 2456 ~
T. Miki / 1986 / / IEEE J. Solid-State Circuits sc-21 : 983 ~
J. Deveugele / 2006 / / IEEE J. Solid-State Circuits 41 : 320 ~
K. Nguyen / 2008 / / IEEE J. Solid-State Circuits 43 : 2592 ~
M.-J. Choe / 2005 / / IEEE J. Solid-State Circuits 40 : 2456 ~
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