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저자정보
이재갑 (국민대학교) 김창렬 (금성일렉트론) 김준기 (금성일렉트론) 나관구 (금성일렉트론) 김우식 (금성일렉트론) 최민성 (금성일렉트론) 이정용 (한국과학기술대학)
저널정보
한국재료학회 한국재료학회 학술발표대회 한국재료학회 1993년도 춘계학술발표회
발행연도
1993.1
수록면
22 - 22 (1page)

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Tungsten silicide는 낮은 전도도, 높은 녹는점, pattern 형성에 용이함등으로 VLSI device Interconnect(Bit line)로 활발하게 이용되고 있다. 일반적으로 Tungsten silicide 는 polycide(WSi$_2$/poly-Si)구조로 사용이 되며, polycide 구조는 산화분위기에서 WSi$_2$위에 SiO$_2$막을 쉽게 형성시키는 장점이 있다. As-dep상태의 polycide를 산화시킬적에는 텅스텐 실리사이드에 존재하는 excess-silicon과 microcrystalline 구조 (grain size=3$\AA$)로 인하여 텅스텐 실리사이드 표면에 균일한 SiO$_2$가 형성이 된다. 그러나 post-anneal을 실시한 샘플 Furnace anneal ($N_2$:O$_2$유량비=2:1) 처리하면 성장된 텅스텐 실사이드 입자의 입계효과에 의하여 텅스텐 실리사이드의 표면에 SiO$_2$뿐만 아니라 WO$_3$가 형성되는 이상산화가 발생되어 공정의 어려움을 야기시키고 있다. 본 실험에서는 post anneal ($700^{\circ}C$, 30min, $N_2$ 분위기) 시킨 시편을 Implantation(As 또는 phosphorous)을 실시하여 실리사이드 표면을 비정질화 시킨후 Furnace anneal 실시하여 이상산화 발생 억제에 I/I처리가 미치는 효과를 관찰하였다. XPS를 이용하여 이상산화막 두께와 WO$_3$존재를 조사하였고, AES를 사용하여 W, Si, O 원소들이 깊이에 따라 변하는 것을 관찰하였다.

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