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학술저널
저자정보
유병재 ((주)SOCDH) 조현묵 (공주대학교)
저널정보
한국소프트웨어감정평가학회 한국소프트웨어감정평가학회논문지 한국소프트웨어감정평가학회 논문지 제14권 제1호
발행연도
2018.1
수록면
47 - 53 (7page)

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본 논문에서는 고속 Soc 설계시 필요한 클록킹 회로의 핵심 기술인 클록 듀티 보정 회로(Duty-Cycle Corrector: DCC)에 대해서 설명한다. 즉, 기존 논-피드백 DCC의 문제점인 XOR의 미스매치와 초기값에 의한 위상반전 문제를 설명하고, 이를 보완하는 새로운 구조의 논-피드백 DCC 회로를 제안하였다. 제안된 DCC회로는 기존 논-피드백 DCC 대비 더 적은 회로면적을 사용하는 장점을 갖는다.
#CDR(Clock Data Recovery) #Multi-clock generator #PLL(Phase-Locked Loop) #EMI/EMC

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참고문헌 (6)

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S. K. Kao / 2006 / All-Digital Fast-Locked Synchronous Duty-Cycle Corrector / IEEE Trans. on Circuits and Systems 53:1363~1367 google schola B. Kim / 2005 / A 500MHz DLL with Second Order Duty Cycle Corrector for Low Jitter / IEEE Custom Integrated Circuits Conference :325~328 google schola J. C. Ha / 2008 / Unified all-digital duty cycle and phase correction circuit for QDR I/O interface / IET Electronics Letters :1300~1301 google schola S. Han / 2011 / Hybrid duty-cycle corrector circuit with dual feedback loop / IET Electronics Letters 47(24):1311~1313 google schola Chan-Hui Jeong / 2016 / All-Digital Duty-Cycle Corrector With a Wide Duty Correction Range for DRAM Applications / Very Large Scale Integration (VLSI) Systems IEEE Transactions on 24(1):363~367 google schola

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