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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.22 No.2
- 발행연도
- 2022.4
- 수록면
- 101 - 104 (4page)
- DOI
- 10.5573/JSTS.2022.22.2.101
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In this article, we propose a prediction methodology for next-generation device characteristics for process design kit (PDK) models that utilize various machine learning algorithms to achieve high accuracy and reduction of development turn-around time (TAT). The Berkeley short-channel IGFET model (BSIM) is used for generating datasets, while n-channel MOSFET compact model is used for peripheral circuits in dynamic random-access memory (DRAM) technology. Datasets for training comprise device characteristics that use compact models in present-generation products. In addition, a compact model of next-generation products is used for validating datasets. We demonstrate that our prediction methodology using random forest regression provides high accuracy of less than 0.7% RMSE and reduces development TAT.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. DATA GENERATION AND MACHINE LEARNING ALGORITHM
Ⅲ. RESULT AND DISCUSSION
Ⅳ. CONCLUSION
REFERENCES
참고문헌 (7)
참고문헌 신청
Kim, K.: ‘Technology for sub-50nm DRAM and NAND flash manufacturing’, IEEE International Electron Devices Meeting, USA, December 2005, pp. 323-326, doi: 10.1109/IEDM.2005.1609340
Park, S.K.: ‘Technology Scaling Challenge and Future Prospects of DRAM and NAND Flash Memory’, IEEE International Memory Workshop, USA, May 2015, pp. 1-4, doi:10.1109/IMW.2015. 7150307
Keeth, B., Baker, R.J., Johnson, B., and Lin, F.: ‘DRAM circuit design : fundamental and highspeed topics, Vol. 13 (John Wiley & Sons, 2007)
Kim, Y., et al.:’ The efficient DTCO Compact Modeling Solutions to Improve MHC and Reduce TAT’, International Conference on Simulation of Semiconductor Processes and Devices, USA, September 2018, pp. 58-61, doi: 10.1109/SISPAD. 2018.8551725
HSPICE User’s Guide : Simulation and Analysis, Synopsys Inc. Mountain View, CA, 2019
Park, S.K.: ‘Technology Scaling Challenge and Future Prospects of DRAM and NAND Flash Memory’, IEEE International Memory Workshop, USA, May 2015, pp. 1-4, doi:10.1109/IMW.2015. 7150307
Keeth, B., Baker, R.J., Johnson, B., and Lin, F.: ‘DRAM circuit design : fundamental and highspeed topics, Vol. 13 (John Wiley & Sons, 2007)
Kim, Y., et al.:’ The efficient DTCO Compact Modeling Solutions to Improve MHC and Reduce TAT’, International Conference on Simulation of Semiconductor Processes and Devices, USA, September 2018, pp. 58-61, doi: 10.1109/SISPAD. 2018.8551725
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