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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.12
- 수록면
- 31 - 39 (9page)
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본 논문에서는 FEM(유한요소법)을 사용하여 PoP (Package on Package)용 PCB를 unit(유닛)과 substrate(서브스트레이트)로 분리한 warpage 해석과 warpage에 미치는 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한SN비(Signal-to-Noise ratio)로 분석하였다. 해석 결과에 의하면 유닛 PCB는 회로층의 영향이 대단히 높았는데 특히 외층의 영향도가 높았다. 반면에 서브스트레이트 PCB는 회로층의 영향도가 높았으나 유닛 PCB에 비해 상대적으로 낮았으며 오히려 솔더 레지스트의 영향도가 증가하였다. 따라서 유닛 PCB와 서브스트레이트 PCB를 동시에 고려하여 PoP PCB 의 층별 구조는 외부와 내부 회로층은 두껍게, 윗면 솔더 레지스트는 얇게 설계하고 바닥면 솔더 레지스트의 두께를 5μm 와 25μm 사이의 두께를 선정하는 바람직하다.
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참고문헌 (19)
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M. Y. Tsi / 2004 / Investigation of thermomechanical behaviors of flip chip BGA packages during manufacturing process and thermal cycling / Components and Packaging Technologies 27(3):568
R. Darveaux / 2006 / Interface Failure in Lead Free Solder Joints / Proc. 56th Electronic Components and Technology Conference (ECTC) :906
S. H. Cho / 2008 / Estimation of warpage and thermal stress of IVHs in flip–hip ball grid arrays package by FEM / Microelectronics Reliability 48(2):300
J. H. Lau / 2002 / Effects of Build-Up Printed Circuit Board Thickness in the Solder Joint Reliability of a Wafer Level Chip Scale Package(WLCSP) / Trans. Comp. Packag. Technol. 25(1):51
조승현 / 2012 / FCCSP용 기판의 warpage에 미치는 설계인자와 두께편차 영향에 대한 수치적 해석 / 마이크로전자 및 패키징학회지 19(3):57~62
R. Darveaux / 2006 / Interface Failure in Lead Free Solder Joints / Proc. 56th Electronic Components and Technology Conference (ECTC) :906
S. H. Cho / 2008 / Estimation of warpage and thermal stress of IVHs in flip–hip ball grid arrays package by FEM / Microelectronics Reliability 48(2):300
J. H. Lau / 2002 / Effects of Build-Up Printed Circuit Board Thickness in the Solder Joint Reliability of a Wafer Level Chip Scale Package(WLCSP) / Trans. Comp. Packag. Technol. 25(1):51
조승현 / 2012 / FCCSP용 기판의 warpage에 미치는 설계인자와 두께편차 영향에 대한 수치적 해석 / 마이크로전자 및 패키징학회지 19(3):57~62
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