PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타설계에 관한 연구

조승현; 김도한; 오영진; 이종태; 차상석

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자료유형: 학술저널

저자정보: 조승현 김도한 오영진 이종태 차상석

저널정보: 한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제22권 제1호

발행연도: 2015.1

수록면: 75 - 81 (7page)

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본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.

#PoP #Package on Package) #Substrate #Embedded #Passive #Warpage #Taguchi #FEM

참고문헌 (15)

참고문헌 신청

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C. T. Ko / 2006 / Embedded active device packaging technology for next-generation chip-in-substrate package, CiSP / Proc. 56th Electronics Components and Technology Conference (EC

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