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저자정보
Won-Young Lee (Seoul National University of Science and Technology) Chae Young Jung (Seoul National University of Science and Technology) Ara Cho (Seoul National University of Science and Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.4
발행연도
2017.8
수록면
568 - 576 (9page)
DOI
10.5573/JSTS.2017.17.4.568

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This paper presents a clock and data recovery circuit with an adaptive loop bandwidth calibration scheme and the idle power saved frequency acquisition. The loop bandwidth calibration adaptively controls injection currents of the main loop with a trimmable bandgap reference circuit and trains the VCO to operate in the linear frequency control range. For stand-by power reduction of the phase detector, a clock gating circuit blocks 8-phase clock signals from the VCO and cuts off the current paths of current mode D-flip flops and latches during the frequency acquisition. 77.96% reduction has been accomplished in idle power consumption of the phase detector. In the jitter experiment, the proposed scheme reduces the jitter tolerance variation from 0.45-UI to 0.2-UI at 1-MHz as compared with the conventional circuit.
#Clock and data recovery #loop bandwidth #calibration #bandgap reference

목차

Abstract
I. INTRODUCTION
II. ARCHITECTURE
III. CIRCUIT DESCRIPTION
IV. MEASUREMENT RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (10)

참고문헌 신청
R. Inti et al., “A 0.5-to-2.5Gb/s reference-less halfrate digital CDR with unlimited frequency acquisition range and improved input duty-cycle error tolerance,” IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 3150-3162, Dec. 2011. H. Song et al., “A 1.0-4.0-Gb/s all-digital CDR with 1.0-ps period resolution DCO and adaptive proportional gain control,” IEEE J. Solid-State Circuits, vol. 46, no. 2, pp. 424-434, Feb. 2011. S. Kim et al., “A 1.248 Gb/s ? 2.918 Gb/s lowpower receiver for MIPI-DigRF M-PHY with a fast settling fully digital frequency detection Loop in 0.11 μm CMOS,” IEIE J. Semiconductor Technology and Science, vol. 15, no. 4, pp. 506- 517, Aug. 2015. T. Lee, Y.-H. Kim, J. Sim, J.-S. Park, and L.-S. Kim, “A 5-Gb/s 2.67-mW/Gb/s digital clock and data recovery with hybrid dithering using a timedithered delta?sigma modulator,” IEEE Trans. Very Large Scale Integration (VLSI) Systems, vol. 24, no. 4, pp. 1450-1459, Apr. 2016. S. Byun et al., “A 10-Gb/s CMOS CDR and DEMUX with IC a quarter-rate linear phase detector,” IEEE J. Solid-State Circuits, vol. 41, no. 11, pp. 2566-2576, Nov. 2006.

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