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논문 기본 정보

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학술대회자료
저자정보
박승현 (경북대학교) 박대진 (경북대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 하계학술대회 논문집
발행연도
2024.6
수록면
989 - 993 (5page)

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With the widespread proliferation of on-device AI, the importance of low-power computing units with minimal memory bandwidth is increasing. To address this, we propose a bit-separable Radix-4 Booth multiplier, which allows independent operations for upper and lower bits by dividing the conventional Radix-4 Booth multiplication process. This structure enables computation of the upper bits first, omitting unnecessary lower bit operations. The proposed bit-separable multiplier, fabricated using the ETRI 500nm process, demonstrated a 51% reduction in power and a 46.9% improvement in computational speed in HSPICE tests. Thus, this multiplier offers a viable solution to the power and memory bandwidth challenges in AI accelerators.

목차

Abstract
Ⅰ. 서론
Ⅱ. 비트 분리 가능한 곱셈기 구조
Ⅲ. 구현 및 칩 설계 결과
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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