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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.11
- 수록면
- 456 - 459 (4page)
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In this paper, we propose an ESD protection circuit that improves the Trigger Voltage and Holding Voltage of the existing SCR-based ESD protection circuit, and we have validated the Stack technology for voltage optimization tailored to various applications. The proposed ESD protection circuit increases the voltage drop at both ends of the protection circuit by additionally activating the NPN parasitic bipolar transistor, which results in a higher current gain compared to the conventional SCR-based ESD protection circuits. The validation results demonstrated the characteristics of increased Holding Voltage due to the influence of the added bipolar transistors in the discharge path and the modified Well structure. Furthermore, we verified that by applying Stack technology, the Holding Voltage can be optimized for different applications.
목차
Abstract
I. 서론
II. 본론
III. 결론
참고문헌
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