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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2006.8
- 수록면
- 19 - 26 (8page)
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본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50㎒의 ERBW를 가지며, 이때의 전력소모는 4.38㎽로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ±0.5 LSB 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 0.28㎟ 이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 A/D 변환기의 구조
Ⅲ. 제안하는 A/D 변환기의 회로 설계기법
Ⅳ. 설계된 A/D 변환기의 Layout 및 성능 측정
Ⅴ. 결론
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