회로 분할에 의한 순차회로의 테스트생성 ( Test Generation for Sequential Circuits Based on Circuit Partitioning )

최호용

전자공학회논문지-C

1998 .04

회로 분할에 의한 대규모 순차회로의 테스트 생성 ( Test Generation for large Scale Sequential Circuits Based on Circuit Partitioning )

최호용 ,  정용군

한국통신학회 학술대회논문집

1997 .01

순차 회로의 지연 고장 검출을 위한 새로운 스캔 설계

許璄會 ,  康容碩 ,  姜成昊

전기학회논문지 A

1999 .09

기초회로실험을 통한 여러 가지 회로 설계

진정아 ,  최연성 ,  김잔디 외 1명

대한전자공학회 학술대회

2014 .11

회로 분할에 의한 부분 스캔 ( Partial Scan Based on Circuit Partitioning )

최호용 ,  정용군 ,  강민섭

대한전자공학회 학술대회

1997 .07

회로 분할에 의한 부분 스캔

최호용 ,  정용군 ,  강민섭

대한전자공학회 학술대회

1997 .06

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )

김영우 ,  임인칠

전자공학회논문지-A

1993 .09

시이컨셜회로 구현에 관한 연구

박춘명

대한전자공학회 학술대회

2012 .11

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )

김근수 ,  신종훈 ,  하상진 외 5명

대한전자공학회 학술대회

1992 .11

조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )

박영호 ,  민형복 ,  이재훈 외 1명

전자공학회논문지-C

1999 .09

조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )

고경식 ,  허웅

전자공학회지

1974 .11

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

특정연구 결과 발표회 논문집

1988 .01

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

한국통신학회 학술대회논문집

1988 .01

상태 정보 학습을 이용한 새로운 순차회로 ATPG 기법 ( New Test Generation for Sequential Circuits Based on State Information Learning )

이재훈 ,  송오영

한국통신학회논문지

2000 .04

조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )

노정호 ,  김상진 ,  이창희 외 2명

전자공학회논문지-C

1998 .04

순차 회로를 위한 효율적인 지연 고장 테스트 알고리듬

허경희 ,  강용석 ,  강성호

대한전기학회 학술대회 논문집

1999 .11

Computer Aided Design of Sequential Logic Circuits (Case of Synchronous Sequential Logic Circuits)

金敬植 ,  趙東燮 ,  黃熙隆

전기학회논문지

1984 .04

Computer-Aided Design of Sequential Logic Circuits (Case of Asynchronous Sequential Logic Circuits)

金炳喆 ,  趙東燮 ,  黃熙隆

전기학회논문지

1984 .02

조합회로와 순서회로를 위한 경계면 스캔 구조에서의 지연시험 ( Delay test for combinational and sequential circuit on IEEE 1149.1 )

이창희 ,  윤태진 ,  안광선

전자공학회논문지-C

1998 .02

조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )

민형복

전자공학회논문지-A

1991 .12