조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

한국통신학회 학술대회논문집

1988 .01

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

특정연구 결과 발표회 논문집

1988 .01

유전알고리즘을 이용한 조합회로용 테스트패턴의 고장검출률 향상 ( Fault Coverage Improvement of Test Patterns for Combinational Circuit using a Genetic Algorithm )

박휴찬

Journal of Advanced Marine Engineering and Technology (JAMET)

1998 .09

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )

김영우 ,  임인칠

전자공학회논문지-A

1993 .09

조합 논리 회로의 기능적 출력 검증을 위한 의사-전체검사 패턴 생성에 관한 연구 ( A Study on the Pseudo-Exhaustive Test Pattern Generation for the Functional Output Verification of Combinational Logic Circuits )

김진문 ,  이강현 ,  김용득

대한전자공학회 학술대회

1990 .01

조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )

민형복

전자공학회논문지-A

1991 .12

조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits )

이광훈 ,  안철회 ,  이재웅 외 7명

대한전자공학회 학술대회

1995 .01

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )

김근수 ,  신종훈 ,  하상진 외 5명

대한전자공학회 학술대회

1992 .11

조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )

고경식 ,  허웅

전자공학회지

1974 .11

조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )

노정호 ,  김상진 ,  이창희 외 2명

전자공학회논문지-C

1998 .04

Net-list를 이용한 조합 논리 회로의 의사-전체검사 패턴생성에 관한 연구 ( A Study on the Pseudo-exhaustive Test Pattern Generation of Combinational Logic Circuits Using the Net-list )

김진문 ,  이강현 ,  박종백 외 1명

대한전자공학회 학술대회

1990 .11

Net-list를 이용한 조합 논리 회로의 의사-전체검사 패턴생성에 관한 연구

김진문 ,  이강현 ,  박종백 외 1명

대한전자공학회 학술대회

1990 .11

조합 논리 회로에 대한 개선된 검사 입력 자동 생성

백덕화 ,  김명수 ,  안광선

한국정보과학회 학술발표논문집

1990 .04

조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )

허용민 ,  임인칠

전자공학회논문지-A

1995 .12

저전력 소모 조합 회로의 설계를 위한 효율적인 알고리듬 ( An Efficient Algorithm for the Design of Combinational Circuits with Low Power Consumption )

김형 ,  최익성 ,  서동욱 외 2명

한국통신학회논문지

1996 .05

조합회로에 대한 게이트 지연 검사 패턴 생성기의 속도 향상에 관한 연구

박승용 ,  김규철

대한전자공학회 학술대회

1998 .11

조합회로에 대한 게이트 지연 검사 패턴 생성기의 속도 향상에 관한 연구 ( A Study on Speed Improvement of Gate Delay Test Generator for Combinational Circuits )

박승용 ,  김규철

대한전자공학회 학술대회

1998 .11

유사조합 회로로의 변환에 기초한 부분 스캔 기법을 이용한 디지탈 순차 회로의 테스트 기법 연구

閔炯福

전기학회논문지

1994 .03

검사 신호에 대한 저비용 압축

임동욱 ,  민형복

정보과학회논문지(A)

1998 .11

출력분기가 있는 조합논리회로의 고장검출에 관한 연구 ( A Study on the Fault Detection in Combinational Logic Networks with Fan-out )

임제탁 ,  이근영

전자공학회지

1974 .08