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In this paper, we propose a new gate modification method using the input vector maximizes the number of gates in WLS within the optimum range of the minimum leakage power. We prove that MLV is not always the optimal solution, and that the leakage power and area can decrease when modifying the gates using the input vector for which the number of gates in WLS is maximized within the optimum range of the minimum leakage power for the circuits applying the IVC technique and gate modification method. Using the proposed method, the gate-level description circuit can be converted to the modified circuit which reduces the leakage power by chip designer, and the modified circuit can be applied without any modification in design flow.
목차
Abstract
1. 서론
2. 게이트 수정 방법과 누설전력 측정방법
4. MLV 문제 및 Max.WLS 입력 벡터를 이용한 게이트 수정 기법
5. 결론
감사의 글
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1. [학술지(정기간행물)] - / 2005 / Leakage power: trends, analysis and avoidance 1 : T-2 ~
2. [학술지(정기간행물)] - / 1997 / A gate-level leakage power reduction method for ultra low power CMOS circuits : 475478 ~
3. [학술지(정기간행물)] - / 2005 / Accurate stacking effect macro-modeling of leakage power in sub-100 nm circuits : 165 ~ 170
4. [학술지(정기간행물)] - / 2006 / A combined gate replacement and input vector control approach for leakage current reduction 14 (2) : 173 ~ 182
5. [학술지(정기간행물)] - / 2005 / An Efficient Control Point Insertion Technique for Leakage Reduction of Scaled CMOS Circuits 52 (8) : 496 ~ 500
2. [학술지(정기간행물)] - / 1997 / A gate-level leakage power reduction method for ultra low power CMOS circuits : 475478 ~
3. [학술지(정기간행물)] - / 2005 / Accurate stacking effect macro-modeling of leakage power in sub-100 nm circuits : 165 ~ 170
4. [학술지(정기간행물)] - / 2006 / A combined gate replacement and input vector control approach for leakage current reduction 14 (2) : 173 ~ 182
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