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Wonseob Lim (Sungkyunkwan University) Hwiseob Lee (Sungkyunkwan University) Hyunuk Kang (Sungkyunkwan University) Wooseok Lee (Sungkyunkwan University) Kang-Yoon Lee (Sungkyunkwan University) Keum Cheol Hwang (Sungkyunkwan University) Youngoo Yang (Sungkyunkwan University) Cheon-Seok Park (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.3
발행연도
2016.6
수록면
339 - 345 (7page)

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This paper presents a two-stage power amplifier MMIC using a 0.4 μm GaN-HEMT process. The two-stage structure provides high gain and compact circuit size using an integrated inter-stage matching network. The size and loss of the inter-stage matching network can be reduced by including bond wires as part of the matching network. The two-stage power amplifier MMIC was fabricated with a chip size of 2.0×1.9 mm² and was mounted on a 4×4 QFN carrier for evaluation. Using a downlink LTE signal with a PAPR of 6.5 dB and a channel bandwidth of 10 MHz for the 2.6 GHz band, the power amplifier MMIC exhibited a gain of 30 dB, a drain efficiency of 32%, and an ACLR of -31.4 dBc at an average output power of 36 dBm. Using two power amplifier MMICs for the carrier and peaking amplifiers, a Doherty power amplifier was designed and implemented. At a 6 dB back-off output power level of 39 dBm, a gain of 24.7 dB and a drain efficiency of 43.5% were achieved.

목차

Abstract
I. INTRODUCTION
II. MMIC DESIGN
III. IMPLEMENTATION AND MEASUREMENT RESULTS
IV. CONCLUSIONS
REFERENCES

참고문헌 (14)

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