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한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제16권 제10호
발행연도
2003.1
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In this study, a new simplified technology for fabricating high density trench gate DMOSFETs using only three mask layers and TEOS/nitride spacer is proposed. Due to the reduced masking steps and self-aligned process, this technique can afford to fabricate DMOSFETs with high cell density up to 100 Mcell/inch2 and cost-effective production. The resulting unit cell pitch was 2.3～2.4㎛. The fabricated device exhibited a excellent specific on-resistance characteristic of 0.36mΩ.cm2 with a breakdown voltage of 42V. Moreover, time to breakdown of gate oxide was remarkably increased by the hydrogen annealing after trench etching.
#DMOSFET #on-resistance #trench gate #self-aligned

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