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Pre-Emphasis 기능을 갖는 LPDDR 메모리 인터페이스 데이터 송신부 구동회로 설계
대한전자공학회 학술대회
2020 .08
LPDDR5 메모리용 인터페이스를 위한 저전력/초소형 8Gbps 데이터 수신부 설계
대한전자공학회 학술대회
2020 .08
Proactive Row Buffer Management for LPDDR2-NVM Devices
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2019 .12
LPDDR2 메모리 컨트롤러를 위한 830-Mb/s/pin 송수신기 칩 구현
전기전자학회논문지
2022 .12
안티-바운드리 스위칭 디지털 지연고정루프
전기전자학회논문지
2017 .12
위상 변환 구조를 이용하여 빠른 고정 시간을 갖는 디지털 위상 고정 루프 설계
대한전자공학회 학술대회
2017 .11
위상 고정 루프 (Phase Locked Loop)의 모델링
대한전자공학회 학술대회
2018 .06
낮은 잡음 특성을 가지기 위해 이중 루프의 구조를 가지는 위상고정루프 구현
한국정보통신학회논문지
2016 .04
A High-Resolution Dual-Loop Digital DLL
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .08
An All-digital Delay-locked Loop using a Lock-in Pre-search Algorithm for High-speed DRAMs
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2017 .12
메모리 인터페이스를 위한 5GHz 저전력 디지털 위상 고정 루프 구현 및 분석
대한전자공학회 학술대회
2023 .06
A Continuous Fine-Tuning Phase Locked Loop with Additional Negative Feedback Loop
한국정보통신학회논문지
2016 .04
유한 임펄스 응답을 가지는 디지털 위상동기루프
대한전자공학회 학술대회
2020 .08
A Digital DLL with 4-Cycle Lock Time and 1/4 NAND-Delay Accuracy
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .08
고속 LPDDR 메모리 인터페이스의 신호 무결성 향상을 위한 ZQ Calibration 회로 설계
대한전자공학회 학술대회
2021 .06
Harmonic Lock을 예방하고 PVT Variation에 둔감한 Multiplying Delay Locked Loop 설계
대한전자공학회 학술대회
2021 .06
LPDDR5 메모리용 인터페이스를 위한 백그라운드 VREF 보정 회로설계
대한전자공학회 학술대회
2021 .06
Fast locking All-Digital Phase-Locked Loop with Adaptive Loop Gain Control
한국통신학회 학술대회논문집
2019 .01
두 개의 입력을 가진 VCO를 이용하여 루프필터와 스퍼 크기를 줄인 위상고정루프
한국정보통신학회논문지
2018 .08
Loop Delay Analysis of All-Digital Phase-Locked Loop using Verilog Behavioral Simulation
한국통신학회 학술대회논문집
2019 .01
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