Compact Gate Capacitance Model with Polysilicon Depletion Effect for MOS Device

H. Abebe; H. Morris, E.; Cumberbatch; V. Tyree

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자료유형: 학술저널

저자정보: H. Abebe H. Morris, E. Cumberbatch V. Tyree

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.7 No.3

발행연도: 2007.9

수록면: 209 - 213 (5page)

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The MOS gate capacitance model presented here is determined by directly solving the coupled Poisson equations on the poly and silicon sides, and includes the polysilicon (poly) gate depletion effect. Our compact gate capacitance model exhibits an excellent fit with measured data and parameter values extracted from data are physically acceptable. The data are collected from 0.5, 0.35, 0.25 and 0.18㎛ CMOS technologies.

#Device modeling #gate capacitance #MOSFETs #polysilicon depletion effect

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V. Tyree

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