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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2006.11
- 수록면
- 397 - 400 (4page)
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하드웨어 구현을 위해서는 Verilog와 같은 HDL로 구현되어야 한다. 이를 검증하는 방법에는 ModelSim과 같은 툴을 이용하여 시뮬레이션파형을 비교하거나 직접 FPGA에 넣어서 확인하는 방법이 있다. 전자는 검증속도는 빠르지만 파형을 분석하는 시간이 많이 걸린다. 후자의 방법은 결과물을 확실히 알 수 있지만 FPGA를 구성하키 위한 많은 시간과 노력이 필요하다. 3D Graphics 하드웨어 구현에 대해서는 검증의 어려움이 더 심각하다. 시뮬레이션파형만으로 결과를 정확히 알기 어려우며, FPGA들 구성하기 위해서는 주변의 많은 IP가 필요하다. 이 논문에서는 이러한 검증에 대한 문제점을 해결하기 위해 설재 3D Graphics Shader 검증과정을 보이면서 적용한 방법에 대하여 논하고 있다.
목차
요약
1. 서론
2. 본론
5. 결론
[참고문헌]
참고문헌 (0)
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