2의 보수 Bit Sequential Multiplier 의 설계 ( Design of a Two`s Complement Bit Sequential Multiplier )

이정근 ,  임인칠

대한전자공학회 학술대회

1985 .01

Design of an 32 bit Asynchronous Multiplier

Tae Hack Lee ,  Hoon Mo Yang ,  Seung Il Sohn 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1998 .01

A POWER MINIMIZATION TECHNIQUE IN A 54 x 54 BIT MULTIPLIER

Min Kyu Song ,  Kunihi ,  o Asada

ICVC : International Conference on VLSI and CAD

1995 .01

3値 Rate Multiplier의 設計

黃仁浩 ,  沈壽輔

한국통신학회논문지

1981 .12

An Area-Efficient GF(2^m) MSD Multiplier based on an MSB Multiplier for Elliptic Curve LSI

Ryuta Na ,  a ,  Kazuno 외 3명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2007 .07

3직 Rate Multiplier의 설계 ( On the Design Methods of Ternary Rate Multiplier )

황인호 ,  심수보

한국통신학회지(정보와통신)

1981 .01

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

Multiplier 합성

한탁돈

대한전자공학회 기타 간행물

1992 .01

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

A Study on Multiplier Architecture Optimized for 32-bit Processor with 3-Stage Pipeline

Geun Young Jeong ,  Ju Sung Pa ,  k 외 1명

대한전자공학회 ISOCC

2004 .10

Efficient Bit-Serial Multipliers for a Class of Finite Fields

Soonhak Kwon ,  Heuisu Ryu

한국통신학회 학술대회 및 강연회

2002 .04

Low Power Multiplier Design using Partial Product Reorder and Pass Transistor Delay Profile

Sang-Jin Hyun ,  Dong-Sun Kim ,  Tae-Ho Hwang 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2009 .07

Bit-level Systolic Array for Convolution with Multiplexer-based Bit-serial Multiplier

Jae-Jin Lee ,  Chan-Gun Jeong ,  Gi-Yong Song

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2003 .07

A 4-bit Multiplier Using a Two Phase Drive Adiabatic Dynamic CMOS Logic

Yasuhi ,  o Takahashi ,  Toshikazu Sekine 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2007 .07

Bit-Sequential 方式을 사용한 Inner Product Processor의 設計

이정근 ,  임인칠

한국정보과학회 학술발표논문집

1985 .10

신경 회로망 개념을 이용한 32-bit 부동소수점 곱셈기 설계

이상진 ,  정호선

한국통신학회 학술대회논문집

1989 .11

16bit x 16bit 승산기의 설계 Trade-Offs ( The Design Trade-Offs for a 16bit x 16bit Multiplier )

이동학 ,  김영환

대한전자공학회 학술대회

1992 .01

개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01