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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2015.10
- 수록면
- 37 - 42 (6page)
- DOI
- 10.14801/jkiit.2015.13.10.37
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본 논문에서는 3D-IC 제작 단계에서 발생하는 고장 종류와 위치 정보를 고려하여 TSV 고장 감지 회로에 적용시킴으로써 전체 테스트 비용을 효율적으로 감축시킬 수 있는 새로운 방법을 소개한다. 제안 방법은 개별 TSV 단위로 고장을 측정하는 기존 방식을 벗어나 여러 개의 TSV를 그룹으로 연결하고 해당 그룹 또는 복수개의 그룹 단위로 신호를 측정하여 고장을 감지할 수 있다. 따라서 먼저 테스트 영역의 범위를 넓게 하여 고장 유무를 확인하고 점차 그 범위를 좁혀나가는 형태로 고장 위치를 검출할 수 있으므로 기존 방식 대비 테스트 시간을 줄일 수 있으며 그룹 단위의 테스트 로직 삽입으로 테스트 로직에 대한 부담을 크게 줄일 수 있다. 아울러 본 방식에서 사용하는 테스트 로직은 스위치와 플립플롭, 그리고 모드 제어기 수준이므로 고밀도 TSV 테스트에 적합하며 쉽게 구현이 가능하다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. TSV의 고장 모델링
Ⅲ. TSV 고장 특성을 반영한 결함 검출 기법
Ⅳ. TSV 그룹 지연신호를 이용한 테스트 기법
Ⅴ. 효율성 평가 및 결론
References
참고문헌 (9)
참고문헌 신청
[기타자료] - YOLE Development / 2009 / 3D IC integration & TSV interconnects / Market Analysis
[단행본] - K. J. Wolter / 2012 / Book Chapter of Bio and Nano Packaging Techniques for Electron Devices / Springer : 31 ~ 48
[기타자료] - P. Ramm / / Shrinking 3D ICs: Capabilities and Frontiers of Through Silicon Via Technologies / Internet Article, Fraunhofer EMFT
[학술대회논문] - S. Deutsch / 2013 / Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels / Proc. of DATE : 1065 ~ 1070
[학술지(정기간행물)] - B. Noia / 2013 / Pre-Bond Probing of Through-Silicon Vias in 3D Stacked ICs / IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems 32 (4) : 547 ~ 558
[단행본] - K. J. Wolter / 2012 / Book Chapter of Bio and Nano Packaging Techniques for Electron Devices / Springer : 31 ~ 48
[기타자료] - P. Ramm / / Shrinking 3D ICs: Capabilities and Frontiers of Through Silicon Via Technologies / Internet Article, Fraunhofer EMFT
[학술대회논문] - S. Deutsch / 2013 / Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels / Proc. of DATE : 1065 ~ 1070
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