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논문 기본 정보

자료유형
학술저널
저자정보
정학기 (군산대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제21권 제8호
발행연도
2017.8
수록면
1,465 - 1,470 (6page)

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기존의 MOSFET에서는 반전층보다 항상 실리콘 두께가 크기 때문에 드레인유도 장벽감소가 실리콘 두께에 관계없이 산화막 두께 및 채널길이의 함수로 표현되었다. 그러나 10 nm 이하 저도핑 이중게이트 구조에서는 실리콘 두께 전체가 공핍층이 형성되기 때문에 기존의 SPICE 모델을 사용할 수 없게 되었다. 그러므로 이중게이트 MOSFET에 대한 새로운 SPICE 용 드레인유도 장벽감소 모델을 제시하고자 한다. 이를 분석하기 위하여 전위분포와 WKB 근사를 이용하여 열방사 및 터널링 전류를 구하였다. 결과적으로 드레인유도 장벽감소는 상하단 산화막 두께의 합 그리고 실리콘 두께의 2승에 비례하며 채널길이의 3승에 반비례한다는 것을 알 수 있었다. 특히 SPICE 파라미터인 정적 궤환계수가 1과 2사이에서 사용할 수 있어 합당한 파라미터로써 사용할 수 있었다.
#드레인유도 장벽감소 #SPICE #이중게이트 MOSFET #정적 궤환계수 #drain induced barrier lowering #double gate MOSFET #static feedback coefficient

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. DGMOSFET의 DIBL 모델
Ⅲ. DGMOSFET의 정적 궤환 상수
Ⅳ. 결론
REFERENCES

참고문헌 (10)

참고문헌 신청
International Technology Roadmap for Semiconductors, 2015. [Internet] Available: http://www.itrs2.net/itrs-reports.html. ANANDTECH. Samsung and TSMC Roadmaps: 8 and 6 nm Added, Looking at 22ULP and 12FFC [Internet] http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added/2. J. Qu, H. Zhang, X. Xu, and S. Qin, “Study of Drain Induced Barrier Lowering(DIBL) Effect for Srained Si nMOSFET,” Procedia Engineering, vol. 16, pp. 298-305, Nov. 2011. T. Yamada, Y. Nakajima, T. Hanajiri, and T. Sugano, “Suppression of Drain-Induced Barrier Lowering in Silicon-on-lnsulator MOSFETs Through Source/Drain Engineering for Low Operating Power System on Chip Applications,” IEEE Transactions On Electron Devices, vol. 60, no. 1, pp. 260-267, January 2013. S. Dimitrijev, Principles of Semiconductor Devices, 2nd ed., New York, Oxford University Press, 2012. google schola

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