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논문 기본 정보

자료유형
학술저널
저자정보
정학기 (군산대학교)
저널정보
한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제31권 제5호
발행연도
2018.7
수록면
278 - 282 (5page)
DOI
https://doi.org/10.4313/JKEM.2018.31.5.278

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본 논문에서는 무접합 원통형(Junctionless Cylindrical Surrounding Gate; JLCSG) MOSFET의 SPICE 드레인 유도 장벽 감소(Drain Induced Barrier Lowering; DIBL) 모델을 제시하고자 한다. 이를 위하여 JLCSG MOSFET에 대하여 채널 내 전위분포를 포아송 방정식을 이용하여 구하였으며 문턱전압 모델을 제시하였다. 나노구조의 JLCSG MOSFET에서는 채널길이, 산화막 두께 뿐만이 아니라 채널 반지름도 캐리어 전송에 영향을 미치므로 DIBL은 채널길이, 채널 반지름, 산화막 두께의 함수로 표현하여야 한다. 결과적으로 채널길이에 ?3 승, 채널 반지름에 2 승, 산화막 두께에 1 승에 비례하며 비례상수는 18.5 인 것을 알 수 있었다.이때 SPICE 파라미터인 정적 궤환 상수(Static feedback coefficient) 는 0.2와 1 사이의 값을 갖는다는 것을 관찰하였다. 특히 채널 반지름 및 산화막 두께가 증가하면 는 거의 상수의 값을 나타내고 있었다.
#Junctionless cylindrical surrounding #Threshold voltage #DIBL #Static feedback coefficient

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참고문헌 (8)

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H. Bu / 2017 / 5 Nanometer Transistors Inching Their Way into Chips google schola P. H. Vora / 2017 / A Review Paper on CMOS, SOI and FinFET Technology google schola K. P. Pradhan / 2015 / Ain Shams Eng. J. 6:1171 Crossref 정학기 / 2017 / 10 nm 이하 저도핑 DGMOSFET의 SPICE용 DIBL 모델 / 한국정보통신학회논문지 21(8):1465~1470 dbpia G. Hu / 2014 / IEEE Trans. Electron Dev. 61:688 Crossref

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