분할 방법을 이용한 저전력 조합 회로 합성 알고리즘 ( An Efficient Partitioning-based Algorithm for the Synthesis of Low-power Combinational Circuits )

최익성 ,  김형 ,  현민호 외 1명

한국통신학회논문지

1998 .02

배터리와 태스크를 고려한 저전력 알고리듬 연구

윤충모 ,  김재진

디지털콘텐츠학회논문지

2014 .06

조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )

고경식 ,  허웅

전자공학회지

1974 .11

조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )

민형복

전자공학회논문지-A

1991 .12

CMOS 조합 논리 회로에서의 전력 가 기법

박영수 ,  조한진 ,  배영환 외 2명

대한전자공학회 학술대회

1996 .11

CMOS 조합 논리 회로에서의 전력 평가 기법 ( The Method Power Estimation in CMOS Combinational Circuits )

박영수 ,  조한진 ,  배영환 외 2명

대한전자공학회 학술대회

1996 .11

태스크에 따른 저전력 알고리즘에 관한 연구

김재진

디지털콘텐츠학회논문지

2013 .03

조합논리회로의 타이밍 최적화를 위한 테크놀로지 매핑 알고리듬에 관한 연구 ( A Study on Technology Mapping Algorithm for Timing Optimization of Combinational Logic Circuits )

주진태 ,  이재흥 ,  정정화

대한전자공학회 학술대회

1991 .11

면적 제약조건하의 저전력 조합회로 설계를 위한 분할 기반 합성 알고리듬 ( A Partitioning-based Synthesis Algorithm for the Design of Low Power Combinational Circuits under Area Constraints )

최익성 ,  김형 ,  황선영

전자공학회논문지-C

1998 .07

조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )

박영호 ,  민형복 ,  이재훈 외 1명

전자공학회논문지-C

1999 .09

조합논리회로를 위한 새로운 Path-Based 타이밍 최적화 알고리듬 ( Path-based New Timing Optimization Algorithm for Combinational Networks )

양세양 ,  홍봉희

전자공학회논문지-A

1992 .09

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

한국통신학회 학술대회논문집

1988 .01

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

특정연구 결과 발표회 논문집

1988 .01

저전력 저면적의 논리 회로 설계를 위한 효율적인 커널 기반 분할 알고리듬 ( An Efficient Kernel-based Partitioning Algorithm for Low-power , Low-area Logic Circuit Design )

황선영 ,  김형 ,  최익성 외 1명

한국통신학회논문지

2000 .08

회로의 대칭성을 이용한 다단계 논리 회로 회로에서의 전력 최소화 기법

정기석 ,  김태환

정보과학회논문지 : 시스템 및 이론

2003 .10

유전알고리즘을 이용한 조합회로용 테스트패턴의 고장검출률 향상 ( Fault Coverage Improvement of Test Patterns for Combinational Circuit using a Genetic Algorithm )

박휴찬

Journal of Advanced Marine Engineering and Technology (JAMET)

1998 .09

모듈 분할 방식에 의한 조합 다치 논리 회로 구성이론 ( A Construction Theory of Combinational Multiple Valued Circuits by Modular Decomposition )

강성수 ,  이주형 ,  김흥수

한국통신학회논문지

1989 .10

조합논리회로의 기호적 신뢰도 계정 ( Symbolic Reliability Evaluation of Combinational Logic Circuit )

오영환

한국통신학회지(정보와통신)

1982 .01

조합논리회로의 기호적 신뢰도 계정

吳英煥

한국통신학회논문지

1982 .03

조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )

노정호 ,  김상진 ,  이창희 외 2명

전자공학회논문지-C

1998 .04