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조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )
전자공학회논문지-C
1998 .04
조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )
전자공학회논문지-A
1995 .12
조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )
전자공학회지
1974 .11
조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )
전자공학회논문지-C
1999 .09
조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )
전자공학회논문지-A
1991 .12
유전 알고리듬을 이용한 테스트 패턴의 개선 ( Test Pattern Improvement Using a Genetic Algorithm )
대한전자공학회 학술대회
1992 .11
조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits )
대한전자공학회 학술대회
1995 .01
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )
특정연구 결과 발표회 논문집
1988 .01
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )
한국통신학회 학술대회논문집
1988 .01
출력분기가 있는 조합논리회로의 고장검출에 관한 연구 ( A Study on the Fault Detection in Combinational Logic Networks with Fan-out )
전자공학회지
1974 .08
조합논리회로의 결함검출시험에 관한 연구 ( A Study on Fault Detection Tests for Combinational Logic Networks )
전자공학회지
1978 .01
테스트 용이도를 이용한 조합 회로의 효율적인 로보스트 경로 지연 고장 테스트 생성 ( Efficient Robust Path Delay Fault Test Generation for Combinational Circuits Using the Testability Measure )
전자공학회논문지-A
1996 .02
신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )
전자공학회논문지-A
1993 .09
조합논리회로의 다중결함검출 ( Multiple Fault Detection in Combinational Logic Networks )
전자공학회지
1975 .08
반도체 집적회로의 고장 가능성에 기초한 테스트 패턴 생성 ( Test Pattern Generation on the basis of Fault Probability in Semiconductor Integrated Circuits )
대한전자공학회 학술대회
1995 .07
반도체 집적회로의 고장 가능성에 기초한 테스트 패턴 생성
대한전자공학회 학술대회
1995 .06
CMOS회로의 고장 검출을 위한 테스트 생성 알고리즘
대한전자공학회 학술대회
1986 .12
CMOS 회로의 고장 검출을 위한 테스트 생성 알고리즘 ( A New Test Generation Algorithm for Detection of Faults in CMOS Circuits )
대한전자공학회 학술대회
1986 .01
신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )
대한전자공학회 학술대회
1992 .11
조합회로에 대한 게이트 지연 검사 패턴 생성기의 속도 향상에 관한 연구
대한전자공학회 학술대회
1998 .11
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