지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
이용수
등록된 정보가 없습니다.
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )
전자공학회논문지-A
1995 .12
조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )
전자공학회지
1974 .11
출력분기가 있는 조합논리회로의 고장검출에 관한 연구 ( A Study on the Fault Detection in Combinational Logic Networks with Fan-out )
전자공학회지
1974 .08
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )
특정연구 결과 발표회 논문집
1988 .01
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )
한국통신학회 학술대회논문집
1988 .01
조합논리회로의 결함검출시험에 관한 연구 ( A Study on Fault Detection Tests for Combinational Logic Networks )
전자공학회지
1978 .01
조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )
전자공학회논문지-C
1998 .04
조합논리회로의 다중결함검출 ( Multiple Fault Detection in Combinational Logic Networks )
전자공학회지
1975 .08
조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )
전자공학회논문지-C
1999 .09
유전알고리즘을 이용한 조합회로용 테스트패턴의 고장검출률 향상 ( Fault Coverage Improvement of Test Patterns for Combinational Circuit using a Genetic Algorithm )
Journal of Advanced Marine Engineering and Technology (JAMET)
1998 .09
테스트 용이도를 이용한 조합 회로의 효율적인 로보스트 경로 지연 고장 테스트 생성 ( Efficient Robust Path Delay Fault Test Generation for Combinational Circuits Using the Testability Measure )
전자공학회논문지-A
1996 .02
신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )
전자공학회논문지-A
1993 .09
조합 논리 회로의 기능적 출력 검증을 위한 의사-전체검사 패턴 생성에 관한 연구 ( A Study on the Pseudo-Exhaustive Test Pattern Generation for the Functional Output Verification of Combinational Logic Circuits )
대한전자공학회 학술대회
1990 .01
논리회로의 고장진단을 위한 퍼지테스트생성 기법
한국지능시스템학회 학술발표 논문집
1996 .11
신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )
대한전자공학회 학술대회
1992 .11
3치 논리회로의 고장분석 및 검출 ( Fault Analysis and Detection of Ternary Logic )
전자공학회논문지-B
1995 .12
조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )
전자공학회논문지-A
1991 .12
Weighted Random Robust Path Delay Fault Testing of Digital Circuits
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
1996 .01
전류 센서를 이용한 디지탈 논리 회로의 고장 검출 ( On the Detection of Faults on Digital Logic Circuits using Current Sensor )
전자공학회논문지-A
1996 .02
Net-list를 이용한 조합 논리 회로의 의사-전체검사 패턴생성에 관한 연구 ( A Study on the Pseudo-exhaustive Test Pattern Generation of Combinational Logic Circuits Using the Net-list )
대한전자공학회 학술대회
1990 .11
0