새로운 논리값을 사용한 주사 환경을 위한 경로 지연 검사 입력 생성기에 관한 연구 ( An Efficient Path-Delay Fault Test Generator Using New Logic Values for Scan Design Environments )

강용석 ,  강성호

대한전자공학회 학술대회

1996 .11

표준 스캔 설계 환경을 위한 경로 지연 고장 검사입력 생성기 ( A Path-Delay Fault Test Generator for Standard Scan Design Environments )

강용석 ,  강성호

전자공학회논문지-A

1996 .09

An Efficient Method of Path-Delay Test Generation for Standard Scan Designs

Yong Seok Kang ,  Sung Ho Kang

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1996 .01

Efficient Path Delay Testing Using Scan Justification

Kyung-Hoi Huh ,  Yong-Seok Kang ,  Sungho Kang

[ETRI] ETRI Journal

2003 .06

미지구조 기능 블록에 대한 경로 지연고장 검사입력 생성기

任容兌 ,  姜成昊

전기학회논문지

1997 .02

경계 주사 아키텍처를 이용한 지연 고장 테스트 기법 ( Delay Fault Testing Techniques Using Boundary - Scan Architecture )

허용민 ,  임인칠

전자공학회논문지-A

1994 .11

조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits )

이광훈 ,  안철회 ,  이재웅 외 7명

대한전자공학회 학술대회

1995 .01

조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )

허용민 ,  임인칠

전자공학회논문지-A

1995 .12

고착 결함과 경로 지연시간 결함에 대해 테스트 용이한 논리 회로 합성 시스템의 설계 ( Design of a Testable Logic Synthesis System for Stuck-at and Path-delay Faults )

허훈 ,  양치환 ,  황선영

대한전자공학회 학술대회

1995 .01

An Efficient Delay Test Method Using Boundary-Scan Architecture

Yong Min Hu ,  Keun Jang Ryoo ,  Jac Heung Shin 외 5명

ICVC : International Conference on VLSI and CAD

1993 .01

Path Delay Fault Diagnosis Using Path Scoring

Yoseop Lim ,  Joohwan Lee ,  Sungho Kang

대한전자공학회 ISOCC

2008 .11

Efficient Path Delay Test Generation for Custom Designs

Sungho Kang ,  Bill Unde ,  wood 외 2명

[ETRI] ETRI Journal

2001 .06

논리회로 기능검사를 위한 입력신호 산출 ( Test pattern Generation for the Functional Test of Logic Networks )

조정완 ,  홍원모

전자공학회지

1976 .07

A Path-Delay Test Generator for Large VLSI Circuits

Bill Unde ,  wood ,  Sungho Kang 외 1명

ICVC : International Conference on VLSI and CAD

1993 .01

지연고장 검출을 위한 LOS/LOC 스캔 테스트 기술

허용민 ,  최영철

한국인터넷방송통신학회 논문지

2014 .01

순차 회로의 지연 고장 검출을 위한 새로운 스캔 설계

許璄會 ,  康容碩 ,  姜成昊

전기학회논문지 A

1999 .09

다중 주사 경로 회로 기판을 위한 내장된 자체 테스트 기법의 연구 ( A Study on Built-In Self Test for Boards with Multiple Scan Paths )

김현진 ,  신종철 ,  임용태 외 1명

전자공학회논문지-C

1999 .02

기계적 강도 향상을 위한 듀얼 레이저 주사 경로 생성

최경현 ,  최재원 ,  도양회 외 4명

대한기계학회 춘추학술대회

2005 .11

The Impact of Delay Optimization on Delay Fault Testing Quality

Young-Ho Pa ,  k ,  Eun-Sei Pa 외 1명

Journal of Electrical Engineering and Information Science

1997 .06